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ASIC中的異步時序設計王夏泉(華中科技大學電子與信息工程系，武漢430074)摘要：絕大部分的ASIC設計工程師在實際工作中都會遇到異步設計的問題，本文針對異步時序產(chǎn)生的問題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FI℉O的異步比較法都是比較新顆的方法。關鍵詞：異步時序，MTBF,雙鎖存器法，結(jié)繩法，異步FIFO,異步比較。Asynchronous design in ASICAbstract:Most of the ASICs that are ever designed are driven by multiple asynchronous clocksAiming at the issue of asynchronous design,this paper introduced several solutions.Especially,the methods of toggle and asynchronous compare in asynchronous FIFO design are good ideas.Keywords:asynchronous timing,MTBF,two registers,toggle,asynchronous FIFO,asynchronouscompare.1.前言在一般的ASIC教程中，大家接觸的大都是同步時序的設計，即單時鐘的設計。但是在實際的工程中，純粹單時鐘設計的情況很少，特別是在設計模塊與外圍芯片的通訊中，跨時鐘域的情況經(jīng)常不可避免。作者在實際工作中就遇到了一些異步時序設計的問題，由于最初對異步時序產(chǎn)生的問題估計不足，導致在設計的后期不得不對設計進行返工，本文介紹的幾種同步策略也正是在實踐中學習摸索的結(jié)果。本文旨在向讀者介紹幾種實用的同步方法，不可能對異步時序設計涉及的問題覆蓋完全。由于篇幅限制，本文主要描述同步策略的核心思想，而不涉及到具體的實現(xiàn)。2.問題的產(chǎn)生一亞穩(wěn)態(tài)2.1異步時序的定義異步時序設計指的是在設計中有兩個或以上的時鐘，且時鐘之間是同頻不同相或不同頻率的關系。而異步時序設計的關鍵就是把數(shù)據(jù)或控制信號正確地進行跨時鐘域傳輸。